三星1c nm DRAM内存设计大调整：良率优先，外围密度让步？

近期，韩国科技媒体ZDNet Korea报道了一则关于三星电子的最新动态。据悉，三星正在对其下一代DRAM内存技术——1c nm制程进行关键性的设计调整，旨在加速提升产品良率。

报道指出，三星原本为1c nm内存制定了极为严格的线宽标准，旨在通过增加存储密度，提高单位晶圆的位元产出，从而在成本上确立对竞争对手的优势。然而，这种极致的线宽要求也对工艺稳定性提出了前所未有的挑战，导致良率方面遇到了一些困难。

据知情人士透露，为了克服这些挑战，三星在2024年底对1c nm DRAM的设计方案进行了调整。具体来说，虽然核心电路的线宽保持不变，但外围电路的线宽要求有所放宽。这一改变的目的，是为了尽快将1c nm内存的良率提升至足以支持大规模量产的水平。

这一调整对于三星来说至关重要，因为1c nm制程将被用于生产高性能的HBM4内存。同时，考虑到此前1b nm制程在良率方面遇到的一系列问题，1c nm制程能否顺利进入量产阶段，将直接影响到三星电子在未来几年在DRAM领域的市场竞争力。

业界观察家认为，三星此次的设计调整，是在面对技术挑战时做出的灵活应对。通过放宽外围电路的线宽要求，三星有望在不牺牲核心性能的前提下，提高生产效率和良率，从而确保1c nm制程DRAM内存的顺利推出。